VerilogCSP - VerilogCSP
 | Эта статья включает в себя список общих Рекомендации, но он остается в основном непроверенным, потому что ему не хватает соответствующих встроенные цитаты. (Май 2013) (Узнайте, как и когда удалить этот шаблон сообщения) |
В конструкция интегральной схемы, VerilogCSP [1] это набор макросы Добавлено в Verilog HDL поддерживать Связь последовательных процессов (CSP) канал связи. Эти макросы предназначены для использования при проектировании цифровые асинхронные схемы. VerilogCSP также описывает нелинейные трубопроводы и высокоуровневые свойства синхронизации канала, такие как прямой и обратный задержки, минимальное время цикла и резерв.
внешняя ссылка
Рекомендации
- ^ Сайфхашеми, Араш; Питер Бирел. "Высокоуровневое моделирование канальных асинхронных схем с использованием Verilog". CPA 2005.